Google과 Meta의 AI 모델 업데이트와 AlphaChip의 발전

 

목차

1. Google Gemini 업데이트

2. Meta Llama 3.2 출시

3. Google AlphaChip AI

1. Google Gemini 업데이트

1-1. Gemini 모델의 새로운 발전

지난 화요일, Google은 Gemini 모델 라인업에 대한 업데이트를 발표했습니다. 이번 업데이트에는 두 개의 새로운 프로덕션 준비된 모델, Gemini-1.5-Pro-002 와 Gemini-1.5-Flash-002가 포함됩니다. Google은 전체적인 품질의 향상과 특히 수학, 긴 문맥 처리, 비전 작업에서의 향상을 보고했습니다. Google에 따르면, 이번 모델은 MMLU-Pro 벤치마크에서 7%의 성능 향상과 수학 관련 작업에서는 20%의 향상을 보였습니다.

성능과 비용의 효율화

또한 Google은 Gemini 1.5 Pro의 가격을 크게 인하하여 입력 토큰 비용을 64% 감소시키고 출력 토큰 비용을 52% 감소시켰습니다. AI 연구자 Simon Willison은 그의 블로그에서 이를 언급하며, “GPT-4o의 현재 비용이 백만 토큰당 입력은 $5, 출력은 $15인데 비해 Gemini 1.5 Pro는 이미 최저가 모델이었고 이제 더 저렴해졌습니다.”라고 하였습니다.

요청 속도 및 처리량의 증가

Google은 또한 속도 제한을 늘려서 이제 Gemini 1.5 Flash는 분당 2000 요청을 처리할 수 있고, Gemini 1.5 Pro는 분당 1000 요청을 처리할 수 있다고 보고했습니다. 최신 모델은 이전 버전과 비교해 두 배의 출력 속도와 세 배 낮은 지연 시간을 제공합니다.

2. Meta Llama 3.2 출시

2-1. Llama 3.2의 주요 기능 및 성능 향상

수요일, Meta는 Llama 3.2를 발표했습니다. Llama 3.2는 11억 및 90억 매개변수 크기의 비전 가능한 대형 언어 모델(LLM)을 포함하며, 가장 작은 모델은 1억 및 3억 매개변수 크기로 모바일 및 엣지 디바이스용으로 설계되었습니다. Meta는 비전 모델이 폐쇄형 소스 모델과 유사한 성능을 보이며, 작은 모델들은 텍스트 기반 작업에서 유사 크기의 경쟁자들을 능가한다고 주장합니다.

모바일 및 엣지 디바이스를 위한 경량화된 모델

AI 연구자 Ethan Mollick은 그의 iPhone에서 PocketPal이라는 앱을 사용해 Llama 3.2를 실행한 결과를 공개했습니다. 이 모델들은 작은 크기에도 불구하고 놀라운 성능을 보여줬습니다.

Llama Stack의 도입

Meta는 또한 다양한 환경에서의 개발과 배포를 간소화하기 위한 "Llama Stack" 배포판을 처음으로 도입했습니다. 이전 릴리즈와 마찬가지로, 모델은 무료로 다운로드 가능하며, 일정한 라이선스 제한이 있습니다. 새로운 모델들은 최대 128,000 토큰의 긴 문맥 창을 지원합니다.

3. Google AlphaChip AI

3-1. AlphaChip의 혁신적인 칩 디자인

목요일, Google DeepMind는 AI 기반의 전자 칩 디자인에서 획기적인 발전을 이뤄낸 AlphaChip을 발표했습니다. 이는 2020년에 연구 프로젝트로 시작되어 현재는 칩 레이아웃을 설계하기 위한 강화 학습 방법입니다. Google은 AlphaChip을 사용해 지난 세대의 텐서 처리 유닛(TPU) 칩들을 "초인적인 칩 레이아웃"으로 설계했다고 보고했습니다. Google에 따르면 AlphaChip은 인간의 노력으로 몇 주 또는 몇 달이 걸리는 작업을 몇 시간 내에 처리할 수 있습니다. Nvidia 역시 AI를 사용해 자사의 칩을 설계 중인 것으로 알려져 있습니다.

AlphaChip의 공개 및 적용 범위

Google은 GitHub에 AlphaChip의 미리 훈련된 체크포인트를 공개했으며, 모델 가중치를 공유했습니다. Google은 AlphaChip의 영향력이 이미 Google을 넘어선다고 보고했으며, MediaTek과 같은 칩 디자인 회사들이 이를 채택하고 자사 칩을 구축하는 데 활용하고 있다고 합니다. Google은 AlphaChip이 컴퓨터 아키텍처에서 제조까지 칩 디자인 주기의 모든 단계를 최적화할 가능성이 있다고 주장합니다.